параметр:
| назва параметра | значення атрибута |
| Чи має сертифікат Rohs? | відповідає |
| Торгові назви | XILINX (Xilinx) |
| Кодекс відповідності Reach | комплі |
| код ECCN | 3A991.D |
| максимальна тактова частота | 667 МГц |
| Код JESD-30 | S-PBGA-B484 |
| Код JESD-609 | e1 |
| Рівень чутливості до вологості | 3 |
| кількість записів | 338 |
| Кількість логічних одиниць | 147443 |
| Час виходу | 338 |
| Кількість клем | 484 |
| Матеріал корпусу упаковки | ПЛАСТИК/ЕПОКСИДА |
| код пакета | FBGA |
| Інкапсулюйте еквівалентний код | BGA484,22X22,32 |
| Форма упаковки | МАЙДАН |
| Форма упаковки | МАСИВ СІТКИ, Дрібний крок |
| Пікова температура оплавлення (за Цельсієм) | 260 |
| живлення | 1,2,1,2/3,3,2,5/3,3 В |
| Тип програмованої логіки | ПОЛЬОВА ПРОГРАМОВАНА ВОРОТНА МАТРИЦЯ |
| Статус сертифікації | Не кваліфікований |
| поверхневий монтаж | ТАК |
| технології | CMOS |
| Термінальна поверхня | ОЛОВО СРІБЛО МІДНЕ |
| Термінальна форма | М'ЯЧ |
| Крок клеми | 0,8 мм |
| Розташування терміналу | ДНО |
| Максимальний час при піковій температурі оплавлення | 30 |
Загальний опис :
FPGA серії Xilinx® 7 складається з чотирьох сімейств FPGA, які задовольняють повний спектр системних вимог, починаючи від низької вартості, малого форм-фактора,
чутливі до вартості додатки великого обсягу до надвисокої смуги підключення, логічної ємності та можливостей обробки сигналів для найвибагливіших
високопродуктивні програми.ПЛІС серії 7 включають:
• Сімейство Spartan®-7: оптимізовано для низької вартості, найменшої потужності та високої потужності
Продуктивність введення/виведення.Доступний у недорогому дуже малому форм-факторі
упаковка для найменшого розміру друкованої плати.
• Сімейство Artix®-7: оптимізовано для програм із низьким енергоспоживанням, які потребують послідовного підключення
трансивери та висока DSP і логічна пропускна здатність.Забезпечує найнижчу
загальна вартість матеріалів для високопродуктивних, чутливих до витрат
програми.
• Сімейство Kintex®-7: оптимізовано для найкращої ціни та продуктивності з 2X
покращення порівняно з попереднім поколінням, що дозволяє новий клас
FPGA.
• Сімейство Virtex®-7: оптимізовано для найвищої продуктивності системи та
ємності з 2-кратним підвищенням продуктивності системи.Найвищий
пристрої з можливостями, що підтримуються стековим кремнієвим з'єднанням (SSI)
технології.
Створені на основі найсучаснішої, високопродуктивної, низької потужності (HPL), 28 нм, високоякісної технології металевих затворів (HKMG), ПЛІС 7 серії дозволяють
неперевершене підвищення продуктивності системи з пропускною спроможністю вводу-виводу 2,9 Тбіт/с, ємністю 2 мільйони логічних комірок і 5,3 TMAC/с DSP, споживаючи при цьому на 50% менше
потужність, ніж пристрої попереднього покоління, щоб запропонувати повністю програмовану альтернативу ASSP і ASIC.
Короткий опис функцій ПЛІС серії 7
• Удосконалена високоефективна логіка FPGA на основі реального вигляду з 6 входами
технологія up table (LUT), яка налаштовується як розподілена пам'ять.
• Двопортова блокова оперативна пам'ять 36 Кб із вбудованою логікою FIFO для даних на чіпі
буферизація.
• Високопродуктивна технологія SelectIO™ із підтримкою DDR3
інтерфейси до 1866 Мбіт/с.
• Високошвидкісне послідовне підключення за допомогою вбудованих мультигігабітних трансиверів
від 600 Мбіт/с до макс.швидкість від 6,6 Гбіт/с до 28,05 Гбіт/с, пропонуючи a
спеціальний режим низького енергоспоживання, оптимізований для інтерфейсів чіп-чіп.
• Настроюваний користувачем аналоговий інтерфейс (XADC), що включає подвійний
12-розрядні аналого-цифрові перетворювачі 1MSPS із вбудованим термостатом і
датчики живлення.
• Зрізи DSP з помножувачем 25 x 18, 48-бітним акумулятором і попереднім суматором
для високоефективної фільтрації, включаючи оптимізовану симетричну
коефіцієнт фільтрації.
• Потужні плитки керування тактовою частотою (CMT), що поєднують фазову синхронізацію
циклу (PLL) і змішаного режиму тактового диспетчера (MMCM) для високих
точність і низький рівень тремтіння.
• Швидке розгортання вбудованої обробки за допомогою процесора MicroBlaze™.
• Інтегрований блок для PCI Express® (PCIe), для x8 Gen3 до x8
Дизайн кінцевої точки та кореневого порту.
• Широкий вибір параметрів конфігурації, включаючи підтримку
стандартна пам'ять, 256-бітне шифрування AES з HMAC/SHA-256
аутентифікація та вбудоване виявлення та виправлення SEU.
• Низька вартість, дротяне з’єднання, перекидний мікросхема з голим кристалом і перевертання високої цілісності сигналу
упаковка мікросхем, що забезпечує легку міграцію між членами сім’ї
такий самий пакет.Усі пакети доступні в безсвинцевих і обраних
пакети в варіанті Pb.
• Розроблено для високої продуктивності та найменшої потужності з 28 нм,
HKMG, процес HPL, технологія процесу напруги ядра 1,0 В і
Опція напруги ядра 0,9 В для ще меншої потужності.
